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计算机科学 > 硬件架构

arXiv:2507.10912 (cs)
[提交于 2025年7月15日 ]

标题: 映射融合:利用ASIC映射器改进FPGA技术映射

标题: Mapping Fusion: Improving FPGA Technology Mapping with ASIC Mapper

Authors:Cunxi Yu
摘要: 查找表(LUT)映射是FPGA逻辑综合中的关键步骤,其中将逻辑网络转换为可以使用FPGA的LUT直接实现的形式。 一个FPGA LUT是一种灵活的数字存储结构,可以实现有限数量输入的任何逻辑函数,通常为4到6个输入,具体取决于FPGA架构。 LUT映射的目标是将布尔网络映射到LUT中,其中每个LUT可以实现具有固定输入数的任何函数。 在FPGA技术映射的同时,ASIC技术映射将布尔网络映射到用户定义的标准单元,这传统上与LUT映射算法分开开发。 然而,在这项工作中,我们的激励示例表明,ASIC技术映射器可能能够提高LUT映射器的性能,使得标准单元映射和LUT映射以增量方式协同工作。 因此,我们提出了FuseMap框架,该框架通过利用强化学习在单元选择过程中做出设计特定的选择,来探索这一机会以改进FPGA设计流程中的LUT映射。 FuseMap的有效性在广泛的基准测试、不同的技术库和技术映射器上进行了评估。 实验结果表明,FuseMap在减少延迟和面积的同时,实现了更高的映射精度,适用于从ISCAS 85/89、ITC/ISCAS 99、VTR 8.0和EPFL基准测试中收集的多样化电路设计。
摘要: LUT (Look-Up Table) mapping is a critical step in FPGA logic synthesis, where a logic network is transformed into a form that can be directly implemented using the FPGA's LUTs. An FPGA LUT is a flexible digital memory structure that can implement any logic function of a limited number of inputs, typically 4 to 6 inputs, depending on the FPGA architecture. The goal of LUT mapping is to map the Boolean network into LUTs, where each LUT can implement any function with a fixed number of inputs. In parallel to FPGA technology mapping, ASIC technology mapping maps the Boolean network to user-defined standard cells, which has traditionally been developed separately from LUT mapping algorithms. However, in this work, our motivating examples demonstrate that ASIC technology mappers can potentially improve the performance of LUT mappers, such that standard cell mapping and LUT mapping work in an incremental manner. Therefore, we propose the FuseMap framework, which explores this opportunity to improve LUT mapping in the FPGA design flow by utilizing reinforcement learning to make design-specific choices during cell selection. The effectiveness of FuseMap is evaluated on a wide range of benchmarks, different technology libraries, and technology mappers. The experimental results demonstrate that FuseMap achieves higher mapping accuracy while reducing delay and area across diverse circuit designs collected from ISCAS 85/89, ITC/ISCAS 99, VTR 8.0, and EPFL benchmarks.
评论: 7页。将发表于MLCAD 2025
主题: 硬件架构 (cs.AR)
引用方式: arXiv:2507.10912 [cs.AR]
  (或者 arXiv:2507.10912v1 [cs.AR] 对于此版本)
  https://doi.org/10.48550/arXiv.2507.10912
通过 DataCite 发表的 arXiv DOI(待注册)

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来自: Cunxi Yu [查看电子邮件]
[v1] 星期二, 2025 年 7 月 15 日 02:08:36 UTC (467 KB)
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