标题： VerilogDB：具有预处理框架的最大的高质量数据集，用于基于LLM的RTL生成 显示英文标题

标题： VerilogDB: The Largest, Highest-Quality Dataset with a Preprocessing Framework for LLM-based RTL Generation

摘要： 大型语言模型（LLMs）在硬件设计自动化中越来越受欢迎，特别是在寄存器传输级（RTL）代码生成方面。 在本工作中，我们审查了使用LLMs进行RTL生成的现有文献，并确定了训练和微调数据集的关键要求。 我们通过一个自动化的三步流程构建了一个强大的Verilog数据集，包括使用PostgreSQL进行数据库（DB）创建和管理，从OpenCores和GitHub等代码托管网站收集数据，以及数据预处理以验证代码的语法、运行逻辑综合并提取相关的模块元数据。 我们实现了一个可扩展且高效的DB基础设施以支持分析，并详细描述了预处理流程以确保高质量的数据在插入DB之前。 该数据集包含20,392个Verilog样本，751 MB的Verilog代码数据，据我们所知，这是最大的高质量Verilog数据集用于LLM微调。 我们进一步评估了该数据集，解决了相关挑战，并探索了未来基于LLM的硬件生成研究和开发的潜在应用。 显示英文摘要

摘要： Large Language Models (LLMs) are gaining popularity for hardware design automation, particularly through Register Transfer Level (RTL) code generation. In this work, we examine the current literature on RTL generation using LLMs and identify key requirements for training and fine-tuning datasets. We construct a robust Verilog dataset through an automated three-pronged process involving database (DB) creation and management with PostgreSQL, data collection from code hosting sites like OpenCores and GitHub, and data preprocessing to verify the codes' syntax, run logic synthesis, and extract relevant module metadata. We implement a scalable and efficient DB infrastructure to support analysis and detail our preprocessing pipeline to enforce high-quality data before DB insertion. The resulting dataset comprises 20,392 Verilog samples, 751 MB of Verilog code data, which is the largest high-quality Verilog dataset for LLM fine-tuning to our knowledge. We further evaluate the dataset, address associated challenges, and explore potential applications for future research and development in LLM-based hardware generation.